Rádio FPGA DSP para comunicações de banda estreita [ 150177

Estou trabalhando em um transceptor completo de alto desempenho para SSB/CW de banda estreita (e possivelmente também AM e FM) em ondas curtas e/ou VHF (bandas de rádio amador) com base no processamento de sinal em um FPGA junto com ADC de 24 bits e um muito rápido DAC.It é autônomo e diferente da maioria dos outros projetos SDR que dependem de um PC.

É autônomo e diferente da maioria dos outros projetos SDR que dependem de um PC.

Veja https://www.youtube.com/watch?v=BCwOSmN_0kI para uma demonstração funcional.

Em https://sm6vfz.wordpress.com/dspsdr-with-fpga/ há um rascunho do livro de registro do projeto com algumas fotos. Os circuitos de RF, incluindo o sintetizador LO, também estão sendo construídos do zero.

Do laboratório: placa FPGA DSP para rádio de banda estreita Graças ao Daniel, conseguimos apresentar um design brilhante. Sejamos honestos, todo o crédito vai para Daniel. Projetamos os PCBs com orientação e correções de Daniel. Começamos este projeto no final de 2015, pode parecer muito tempo, mas agora realmente temos algo a mostrar. (Texto de Daniel)Abstrato Este projeto apresenta uma placa para operação de rádio de banda estreita de alto desempenho. Possui um ADC de 24 bits para amostragem em frequência intermediária no modo de recepção, um Cyclone IV FPGA para processamento de sinal, um DAC de alta velocidade para oscilador local e geração de sinal de transmissão, um áudio codificado para digital para microfone/alto-falante, um TCXO para estabilidade de alta frequência e uma interface I2C ou UART para um controlador host. Também é apresentada uma placa frontal de rádio simples, com a qual se pode construir facilmente um transceptor para ondas curtasDescrição do circuito O coração (ou cérebro) da placa consiste no EP4CE10 Cyclone IV FPGA da Intel, anteriormente Altera (IC4). Este é um chip que pode ser configurado para praticamente qualquer função digital. Suas portas são conectadas na inicialização de acordo com o firmware em um flash externo (IC5) que é conhecido como memória de configuração. Para entrada e saída de áudio existe um "codec", TLV320AIC20K (IC3), que é DAC com resolução de 16 bits e máximo de 25 ksps. Ele incorpora um filtro passa-baixo digital de 8 kHz, bem como um amplificador de microfone e um driver de alto-falante que pode fornecer 250mW em 8 Ohm. Para todas as entradas/saídas de áudio analógico, há fatores de ganho/atenuação selecionáveis para controle de volume, etc. Além da conexão ao alto-falante (K2) e microfone (K3), ele possui outros canais conectados ao K4 que podem ser usados para conexão de áudio a equipamentos auxiliares . A entrada principal da placa é um sinal diferencial tipicamente na faixa de centenas de kHz, em K1. Isso passa por um amplificador operacional diferencial (IC1) e um filtro discreto, para finalmente ser digitalizado em um ADC AD7760 de 24 bits (IC2). Este chip possui muitas conexões de alimentação, que são separadas por tensão e/ou filtragem passiva. Seu clock mestre vem do FPGA e é amplificado para 5V swing pelo IC8. Há também um DAC rápido de dois canais na placa, DAC5672 (IC6) com transformadores de saída, para diferencial para single-ended, e filtragem passa-baixa que permite a passagem de sinais de até 50 MHz. Seus dois canais de saída, denominados A e B, estão disponíveis em K8 e K9. Para cronometrar tudo, um TCXO (IC7) de 20 MHz está na placa. Este clock é alimentado para o FPGA e então redistribuído para os ICs periféricos. A frequência pode ser ajustada com o potenciômetro P1. Há também uma entrada para uma fonte de referência externa quando disponível (K5). Dependendo da disponibilidade de uma referência externa, o TCXO pode ser ligado ou desligado através do T1. Tanto o sinal do TCXO quanto a referência externa são alimentados ao FPGA através de inversores sem buffer conectados para amplificação analógica (IC9, IC10). Esses sinais podem então ser de oscilação de tensão moderada. O clock é dividido no FPGA para gerar um flash de baixa frequência no LED1, indicando que o clock está rodando e o FPGA está configurado. Uma tensão de alimentação de 5V, chegando em K10, é distribuída para quatro LDOs diferentes (IC11-14) para gerar as tensões necessárias para os diferentes chips, em 1,2V, 1,8V, 2,5V e 3,3V A interface para o controlador host consiste em dois pinos destinados à comunicação I2C ou UART, selecionáveis por jumper de solda (JP1). Há também sete GPIOs adicionais (em K7) usados normalmente para PTT (Push-to-talk) e sinais de tecla Morse. Também deve ser possível usar esses pinos para E/S de áudio I2S. Além disso, há uma interface JTAG para programação do FPGA e sua memória de configuração (K6).

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